Intelligence Artificielle pour la Modélisation et l'Analyse Topographique des Puces Électroniques
Description du sujet de thèse
Domaine
Défis technologiques
Sujets de thèse
Intelligence Artificielle pour la Modélisation et l'Analyse Topographique des Puces Électroniques
Contrat
Thèse
Description de l'offre
L'inspection des surfaces de wafers est cruciale en microélectronique pour détecter les défauts affectant la qualité des puces. Les méthodes traditionnelles, basées sur des modèles physiques, sont limitées en précision et en temps de calcul. Cette thèse propose d'utiliser l'intelligence artificielle (IA) pour caractériser et modéliser la topographie des wafers, en exploitant des techniques d'interférométrie optique et des modèles avancés.
L'objectif est de développer des algorithmes d'IA capables de prédire les défauts topographiques (érosion, dishing) avec une haute précision, en s'appuyant sur des architectures comme les réseaux de neurones convolutifs (CNN), les modèles génératifs ou les approches hybrides. Les travaux incluront l'optimisation des modèles pour une inférence rapide et une généralisation robuste, tout en réduisant les coûts de fabrication.
Ce projet s'inscrit dans une démarche d'amélioration des procédés de microfabrication, avec des applications potentielles dans l'industrie des semi-conducteurs. Les résultats attendus contribueront à une meilleure compréhension des défauts de surface et à l'optimisation des processus de production.
Université / école doctorale
Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)Université Grenoble Alpes
Site
Grenoble
Critères candidat
Formation recommandée
bac +5 en programmation Python, et analyse d'images
Disponibilité du poste
01/09/2026
Personne à contacter par le candidat
BALAN Viorel CEADRT/DPFTCEA LETIMINATEC CAMPUSB.41-26/30317 Rue des MartyrsGrenoble
Tuteur / Responsable de thèse
BARRAGAN Manuel CNRSLaboratoire TIMA46, avenue Félix Viallet38031 GRENOBLE Cedex France33