Ingénieur R&D ASIC – Architecture & RTL

Capgemini Engineering recherche des ingénieurs expérimentés en ASIC pour accompagner nos clients dans des projets avancés (3nm, 18A). Vous participerez à la définition d’architectures, à la modélisation RTL et à la vérification dans un cadre international.

Compétences attendues: VHDL/SystemVerilog/Verilog, DFT/ATPG, et conception physique jusqu’au GDSII (synthèse, placement, routage, DRC/LVS). Expérience sur ASIC/FPGA et ARM/RISCV fortement souhaitée.