ASIC R&D Engineer – RTL/DFT & Physical Design

Capgemini Engineering Blagnac recherche un ingénieur R&D ASIC expérimenté pour définir et spécifier des architectures ASIC, et modéliser des blocs RTL (VHDL/Verilog). Vous réaliserez la vérification (UVM), l’implémentation DFT/ATPG et le design physique jusqu’au GDSII, en collaboration avec les équipes hardware et software. Des projets sur des nœuds avancés (3nm/18A) et des opportunités de télétravail et de formation accompagnent ce poste.

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