Stage Vérification ASIC/SoC UVM et Coverage SystemVerilog

Elsys Design à Valbonne recherche un stagiaire pour travailler sur la vérification d'ASIC/SoC en utilisant la méthodologie UVM. Le stage de 6 mois permettra aux candidats d'acquérir une expertise dans le langage SystemVerilog et les tests aléatoires, tout en développant une vision globale de la conception hardware.

Le candidat idéal est en dernière année de cycle ingénieur en électronique avec des connaissances en VHDL, Verilog ou SystemVerilog. De nombreux avantages, comme le titre restaurant et la prime transport, sont offerts.