Stage RTL RISC‑V: Conception ASIC/SoC/FPGA

Une société d'ingénierie spécialisée recherche un stagiaire en design pour travailler sur des architectures en VHDL et Verilog. Vous étudierez les spécifications de l'IP RISC V et proposerez des solutions innovantes. Le stage se déroule à Sophia Antipolis, où vous aurez l'opportunité de renforcer vos compétences par des projets dans un environnement dynamique. Divers avantages incluent des titres restaurants et une prime transport. Rejoignez une équipe dédiée aux défis techniques et à l'innovation.

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