Stage RTL IP RISC-V pour ASIC/FPGA et SoC

ELSYS Design recherche un(e) stagiaire en dernière année d'ingénierie électronique pour travailler sur la conception d’IPs RISC V. Le stage se déroulera à Sophia Antipolis et inclura des missions variées telles que le codage en VHDL/Verilog et la simulation fonctionnelle.

Le candidat idéal possède des connaissances en VHDL/Verilog et une passion pour les défis techniques. Des avantages tels que des titres restaurant et une prime de transport sont offerts.