[Stage] Génération de patterns en vue du test sur ATE
❓ Qui sommes-nous ?
Fondée en 2019 avec le soutien de l'Union européenne , SiPearl incarne le rêve de l'Europe de maîtriser le cœur technologique de ses supercalculateurs : le microprocesseur.
SiPearl développe Rhea, le microprocesseur européen hautes performances et basse consommation dédié au supercalcul et IA.
Cette nouvelle génération de microprocesseurs ciblera en premier lieu l’écosystème EuroHPC, qui déploie en Europe des infrastructures de calcul intensif de classe mondiale pour résoudre les défis majeurs de la recherche médicale, de l’intelligence artificielle, de la sécurité, de la gestion de l’énergie et du climat avec une empreinte carbone réduite.
SiPearl travaille en étroite collaboration avec ses 30 partenaires du consortium European Processor Initiative (EPI) - grands noms de la communauté scientifique, des centres de calcul intensif et de l'industrie - qui sont ses parties prenantes, futurs clients et utilisateurs finaux.
SiPearl emploie presque 200 personnes dans :
France (Maisons-Laffitte, Grenoble, Massy, Sophia Antipolis),
Espagne (Barcelone)
l'Italie (Bologne)
Tes missions
Nous recherchons un(e) stagiaire pour travailler en étroite collaboration avec l'équipe DFT et l'ingénieur de Test. Durant la première phase de ce stage, tu seras intégré au sein de l'équipe DFT. Tu commenceras par découvrir le design de Rhea1 et son architecture DFT avant de te lancer dans la génération des différents patterns, tels que :
Memory BIST
ATPG Stuck-At and Transition faults
Après une première génération, tu chercheras à optimiser ces patterns en suivant les contraintes de power et de temps de test. La seconde phase se déroulela en collaboration avec notre ingénieur Test & Products. Tu auras l'occasion de valider tes patterns directement sur le circuit Rhea1 ! Tu aborderas notamment :
Translation des patterns pour un testeur cible (AdvanTest V93K) avec gestion des timings, de la mémoire etc.
Développement d'un programme de test
Initiation au flow de Diagnosis avec identification de vrais défauts physiques sur des pièces défectueuses
Ton profil
Étudiant(e) en école d'Ingénieur ou Université, avec une spécialisation en micro-électronique.
Notions de DFT (Design For Test) requises.
Être à l'aise dans un environnement Linux.
Connaissances dans des outils de conception micro-électronique (Tessent, QuestaSim, ...).
Usage de l'anglais et du français, à l'oral comme à l'écrit (environnement international).
Stage de 6 mois à partir de début 2027.
Localisation -> Bureau de Grenoble uniquement