SoC Design Verification Engineer – RTL/UVM & Python

France Travail recherche un Design Verification Engineer pour rejoindre son équipe et contribuer au développement des outils de vérification des architectures SoC. Vous définirez les environnements de tests et utiliserez Cadence, Synopsys et Siemens pour assurer la qualité RTL et SystemVerilog.

Vous développerez un framework Python pour générer des testbenches SystemVerilog/UVM, intégrerez les tests dans l’intégration continue et collaborerez avec les équipes EDA afin d’améliorer les méthodes et