RTL Verification Engineer — SystemVerilog, UVM & Python

Caraz recherche un ingénieur vérification RTL pour intervenir à Montigny-le-Bretonneux en CDI, avec 2 jours de télétravail par semaine, référence .

Vous concevrez et exécuterez des tests de vérification par simulation SystemVerilog et UVM, et développerez un framework Python générant des test benches.

Vous rejoindrez une équipe EDA dynamique et contribuerez à l’intégration continue, à l’amélioration des métriques et à la qualité logicielle.