RTL Design Engineer

Conception et développement de blocs RTL au cœur d’un Bluetooth Controller, dans un contexte ASIC industriel avec fortes contraintes de performance, fiabilité et low‑power.

Connaissances techniques principales

• RTL / ASIC Verilog / SystemVerilog
• FSM complexes, datapaths, blocs de contrôle
• Optimisation area / perf / power
• Simulation et debug RTL (VCS, Xcelium, ModelSim…)
• Notions de synthèse, contraintes timing, CDC, lint
• Bluetooth (atout fort)

Link Layer BLE

• Advertising, Scanning, Connections
• PHY 1M / 2M / Coded, Audio LE
• Sécurité (AES / CCM)
• Un background Wireless / SoC peut suffire si pas d’expérience Bluetooth directe.
• Collaboration & vérification
• Interaction étroite avec équipes Embedded SW, Validation, Back‑End
• Compréhension de testbenches SystemVerilog (UVM appréciée)

Profil & expérience

• Diplôme ingénieur / Master (électronique, microélectronique, télécoms)
• ≥ 3 ans d’expérience en RTL design ASIC

Soft skills

• Rigueur technique, capacité de debug
• Autonomie, esprit d’équipe
• Communication claire en anglais