Ingénieur Vérification ASIC – RTL/UVM, Stimuli et Tests

ELSYS Design recherche un ingénieur vérification ASIC pour participer à la validation de designs numériques complexes dans un cadre sécurisé et conforme aux standards de développement.

Vous développerez des environnements de test SystemVerilog avec UVM, créerez des stimuli et des scénarios de test, réaliserez des simulations RTL et netlist, et assurerez la couverture fonctionnelle tout en automatisant les tests lorsque nécessaire.