Ingénieur Vérification ASIC R&D — UVM & Coverage

Une société de technologie avancée située à Versailles recherche un ingénieur pour participer à la vérification d'ASIC complexes. Le candidat devra acquérir des connaissances sur l'architecture de l'ASIC et rédiger des spécifications et des plans de test. Les compétences requises incluent UVM-System

Verilog et C++, avec une forte capacité à analyser les résultats de simulation. L'environnement de travail est axé sur l'innovation et la performance des serveurs haut de gamme.

#J-18808-Ljbffr