Ingénieur RTL/FPGA - Conception Numérique & Prototypage

EASii IC à Grenoble recherche un ingénieur HDL expérimenté pour concevoir des IP et des blocs RTL/FPGA, et participer au prototypage. Vous travaillerez en équipe sur des architectures numériques et garantirez les exigences de qualité.

Le candidat maîtrisera VHDL/SystemVerilog, les outils VCS/Questa, et écrira les contraintes SDC/UPF, avec une sensibilité à la synthèse et à la vérification. Cadre stimulant et innovations technologiques.