Ingénieur Design Logique ASIC — SystemVerilog, Réseaux (Hybrid Télétravail)

Atos recherche un(e) Ingénieur(e) Design Logique pour contribuer à l’écriture des spécifications micro-architecture et au développement RTL en SystemVerilog.

Vous travaillerez en étroite collaboration avec les équipes vérification et design physique afin d’assurer la qualité du code et l’optimisation de la surface.

Le poste est basé aux Clayes-sous-Bois avec télétravail partiel possible et nécessite BAC+5 en électronique numérique et un anglais courant.