Ingénieur ASIC Design – RTL/VHDL, Verilog, Opt.

Elsys Design recherche un(e) ingénieur(e) pour la prise en charge du design d'un ou plusieurs blocs d'un circuit de traitement vidéo. Le poste est basé à Nice-Sophia-Antipolis.

Les responsabilités comprennent la définition de la micro-architecture, la rédaction des spécifications fonctionnelles, et l'implémentation RTL. Les candidats doivent avoir une maîtrise des langages de description RTL et une première expérience en développement d'ASIC.

Des avantages incluent des jours de RTT, une allocation repas, et des primes.