Ingénieur ASIC - Design et Vérification RTL SystemVerilog

elsys-design recherche un ingénieur conception ASIC F/H pour des projets scientifiques et techniques à Aix-en-Provence. Vous contributez à la conception hardware RTL frontend, rédigez les spécifications et développez le code RTL en Verilog/VHDL.

Vous réaliserez la simulation et la vérification avec SystemVerilog/UVM, mènerez des tests en C et gérerez les configurations avec SVN ou Git tout en respectant le design flow interne.