ASIC Logic Design Engineer (SystemVerilog)

Bull recrute un(e) Ingénieur Design Logique pour concevoir des blocs ASIC/FPGA et écrire du SystemVerilog. Basé près de Clayes-sous-Bois (78) avec télétravail partiel possible, vous collaborez avec les équipes vérification et design physique pour assurer performance et conformité des circuits.

Profil: BAC+5 en électronique numérique, 5 ans d'expérience, maîtrise SystemVerilog/Verilog/VHDL et anglais courant. Expérience en gestion de versions souhaitée.